- 使用教材、資材一覧
＜印刷物＞
テキスト
代表的なＳ－ＰＬＤのロジックダイヤグラムのコピー（データブックより）
練習問題・設計実習 回答例
（以上、１０人分）
＜機器・資材など＞
ＡＢＥＬ－ＥＤＵ 及び ＡＢＥＬ－ＥＤＵ１０セットパック
フロッピーディスク （１０枚）
パソコン（１１台）（講師のデモ用１台を含む）
ファンクションジェネレータ（５台）
ＰＬＤライタ（１～２台）
周波数カウンタ教材（５台）
ＢＮＣケーブル（５本）
ＰＬＤ（各１０個程度）
（Lattice社GAL22V10B相当品、ALTERA社EP910相当品）
講師用ＰＣ画面の表示装置（プロジェクタ等）
- 訓練前準備項目
- 印刷物： 原稿から印刷製本
- パソコン：c:\abel60\userというディレクトリを作成しておき、そこへテキストに記載された各例題のソースファイルと練習問題のソースファイルをコピーしておく。
- ファンクションジェネレータ：出力の波形を方形波、周波数を数百ｋＨｚ程度、オフセットの調整により振幅を０－５Ｖに設定。
板書などで、受講者に対してファンクションジェネレータのつまみを動かさないように指示しておくこと。
- 周波数カウンタ教材
ファンクションジェネレータと周波数カウンタ教材をＢＮＣケーブルで接続、動作確認をしておく。
【第１日】
［１５分］
［１時間１５分］
テキスト１ページ
- 本講座の概要を説明する。
＜補足＞
「同期設計などＰＬＤ設計の基本を学ぶ」としたが、このテキストの中で特に同期設計については文章としては触れていない。
ただ、現実に使用されている大多数のＰＬＤは同期設計しか許されないので、テキストで紹介するプログラムを見ると自然と同期回路で考えることが身に付くと思う。
ここで特に知っておいていただきたいことは、
- クロックにゲートをはさむ
- レジスタ（ＦＦ）の出力で、別のレジスタのクロックをたたく
- レジスタの出力で非同期のリセットをかける
など非同期の回路設計の考え方は捨ててしまってかまわないということ。
- ＡＢＥＬ－ＨＤＬの概要を説明する。
＜補足＞
ＨＤＬと一般に呼ばれる言語としては
がある。
ＶＨＤＬはもともとアメリカの国防省がＬＳＩの仕様を記述するために作った言語。文法的にはかなり厳格（特に型）。
プログラム言語に例えるとパスカルのイメージ。
ＶｅｒｉｌｏｇはアメリカＣａｄｅｎｃｅＤｅｓｉｇｎＳｙｓｔｅｍｓが開発したシミュレーション用の言語がルーツ。ＶＨＤＬより少し前から論理合成も可能になっていたことから、特ににＡＳＩＣ開発用には資産やツールが豊富。文法的にはＶＨＤＬよりはラフ。
プログラム言語に例えるとＣ言語のイメージ。
ＡＳＩＣの開発用言語としては、ＶＨＤＬとＶｅｒｉｌｏｇが当分共存すると今は言われている（数年前はＶＨＤＬが圧倒的に使われると言われていた）。
この２つの言語はプログラマブルデバイス向けの言語としても、ＦＰＧＡなどの大規模な設計に多用されるようになってきているし、小規模なデバイスへの論理合成が可能なツールも出てきている。
一方、ＰＬＤ開発用の言語として
- ＡＢＥＬ－ＨＤＬ
- ＡＨＤＬ
- その他（ＬＯＧ／ＩＣ、ＰＡＬＡＳＭ、ＣＵＰＬなど）
やＥＤＡツールの中に回路図からの設計が可能なものがる。
この中でＡＨＤＬはＡＬＴＥＲＡ社の開発ツール（ＭＡＸ＋ＰＬＵＳ２）専用の言語。
ＡＢＥＬは汎用のＰＬＤサポートソフトとしては最も売れている。ＡＢＥＬを作ったＤＡＴＡＩ／Ｏ社では、ＰＬＤ用言語としてはＡＢＥＬ－ＨＤＬは事実上の業界標準だと言っている。売る側の言葉なので、セールス・トークの側面はもちろんあるが…。
（なお、９８年にＤＡＴＡＩ／ＯはＡＢＥＬを含む全ＳＹＮＡＲＩＯ製品とその部門をＭＩＮＣ社へ渡している。このため日本でも販売ルートの一部変更があった。）
事実上の業界標準か？はともかくとして、現実にＡＢＥＬ－ＨＤＬという言語は、各社ＰＬＤデバイスメーカーが、自社デバイス専用開発ツールのサポートする言語として数多く採用されているし、
（Ｘｉｌｉｎｘ社のＦｏｕｎｄａｔｉｏｎシリーズ
ＶＡＮＴＩＳ社のＭＡＣＨ－Ｓｙｎａｒｉｏ
Ｌａｔｔｉｃｅ社のＩＳＰ Ｓｙｎａｒｉｏシリーズ
Ａｔｍｅｌ社のＡｔｍｅｌ－ＡＢＥＬ、Ａｔｍｅｌ－Ｓｙｎａｒｉｏ
など、
この他、Ｐｈｉｌｉｐｓ社は独自の言語として名前を付けてはいるが、
ＡＢＥＬ－ＨＤＬベースの言語を使っている。）
また、汎用の開発ツールでも、ＡＢＥＬ－ＨＤＬは本家のＭＩＮＣ社以外にも数社がサポートする言語となっている。
これは、ＶＨＤＬ、Ｖｅｒｉｌｏｇ－ＨＤＬを除けば、ＡＢＥＬ－ＨＤＬは最も使用されている言語であることを裏付けている。
さて、ＡＢＥＬ－ＨＤＬはこの様にメジャーなＰＬＤ開発用の言語だが、もともとＳＰＬＤをブール代数の論理式を書くイメージでソースを作る、論理式記述の言語がベースとなっており、後に高級な記述もサポートされてきている。
このことから、ＡＢＥＬ－ＨＤＬはデバイスに少々踏み込んでクロックやコントロール信号などを必ず意識しながらプログラムを書くことが要求される。その意味でＶＨＤＬ、Ｖｅｒｉｌｏｇ－ＨＤＬと比較すると抽象度の低い言語といえるが、逆にＰＬＤの中身を思った通りにプログラムするには適した言語といえる。
プログラム言語に例えればＡＢＥＬ－ＨＤＬはアセンブリ言語のイメージである。
このため中・小規模のＣＰＬＤやＳＰＬＤのプログラミング言語としては、今後とも寿命があるのではないかと思う。
テキスト２ページ
- ＰＬＤとはを説明する。
＜補足１：ＳＰＬＤの構造＞
ＳＰＬＤのロジックダイヤグラムを用いてＳＰＬＤの基本的な構造を説明
（私は構造が簡単なので、ＰＡＬ１６Ｌ８で説明しています。その際、１６Ｌ８はもはや新規設計では使用されないこと念押しします。）
- 入力信号は差動バッファのような回路に接続されている。
これは、普通のバッファとインバーティングバッファであること。
- １の出力はロジックダイヤグラムの縦線に接続されている。
つまり縦線は隣り合うもの同士が、ある入力（あるいは出力）信号の
正論理と負論理の信号となっていること。
- 小さなＡＮＤの図記号に接続される横線があること。
これは実際には下図の様にダイオードによるワイヤードＯＲが実現されていること。
ＦＥＴのスイッチがＯＮされていると、その縦線がＬＯＷに落ちたとき横線もＬＯＷに落ちる、入出力負論理のワイヤードＯＲであるが、これは論理の見方を変えれば（ド・モルガン）、入出力正論理のワーヤードＡＮＤである。つまりＦＥＴのスイッチがＯＮ／ＯＦＦをプログラムすることで、
このプログラマブルＡＮＤの機能を決めることができる。
ＦＥＴのスイッチがＯＮ／ＯＦＦデータはＪＥＤＥＣフォーマットと呼ばれる標準フォーマットがあり、ＪＥＤＥＣフォーマットの生成はサポートソフト（このセミナーではＡＢＥＬ）の仕事となる。
（初期のＰＬＤはＦＥＴの代わりにヒューズが用いられていた。）
このプログラマブルＡＮＤの出力は多入力のＯＲに接続されている。
ブール代数の式の型に加法標準型（他にも様々な呼び方がある…）と呼ばれる「信号」と「信号の否定」だけのＡＮＤをとった項（＝積項）をＯＲでむすぶ式の型がある。
全てのコンビネーション回路（組み合わせ論理回路）は必ずこの加法標準型の論理式に変換できることになっている。
逆にいえば、加法標準型が実現できるハードウェアがあれば全てのコンビネーション回路が実現できるわけで、ＳＰＬＤの中身は正にＡＮＤをとってＯＲをとる加法標準型のハードを実現している。
また、順序回路はコンビネーション回路＋レジスタで実現できるので、順序回路を作るにはＯＲの先がレジスタに接続されていればよい。ＳＰＬＤの多くはレジスタとしてＤＦＦを準備しており、ＯＲの出力がＤ入力に接続可能になっている。
ただし制限もある。１つは入力出力の信号の数（ピンの数）であり、もう１つはＯＲの入力の数（＝積項数）である。
入出力のピン数が足りていても、複雑な論理になると積項数不足でパンクすることがあり得る。
＜補足２：ＣＰＬＤとＦＰＧＡの構造＞
本セミナーでは扱わないが、ＣＰＬＤとＦＰＧＡの構造について簡単に説明する。
（板書などで、ＣＰＬＤとＦＰＧＡの構造を示しておきます。）
ＣＰＬＤについて下記のことを説明する。
- ＣＰＬＤはＳＰＬＤに相当するブロックが複数あり、相互にプログラマブルな配線によって接続されていること。
- ＰＬＤブロックの段数によって遅延時間が簡単に予測できることからＦＰＧＡと異なり小規模であれば遅延シミュレータを必要としないこと。
- 各メーカーが独自な構造を持つＣＰＬＤを作っており、個々に特徴があること（２、３例を取り上げて説明）。
ＦＰＧＡについて下記のことを説明する。
- ＰＬＤの１個のマクロセルかあるいはそれ以下の規模のセルが多数あり、各セルを接続するプログラマブルな配線部より構成されること。
- ＣＰＬＤと異なり配線部のレイアウトにより遅延時間が大きく異なることから、設計にはシミュレータが欠かせないこと。
- ＳＲＡＭ方式とワンタイムとに大別されるが、集積度でＳＲＡＭ、速度でワンタイムといった住み分けがあること。
テキスト２ページ
- ＰＬＤのメリットを説明する。
＜補足１：実装密度の向上について＞
ＳＰＬＤと７４シリーズなどの汎用ＩＣと比較すると、ＭＳＩクラス（死語？）の汎用ＩＣ（デコーダ、エンコーダ、カウンタなど）２～３個が１個のＳＰＬＤに収まる。
ＣＰＬＤはＳＰＬＤ２，３個～数十個（メーカによっては百個以上）程度が１個のＣＰＬＤに収まる。
ＦＰＧＡでは、ＳＰＬＤ１０個程度～百個以上が１個に収まる。
＜補足２：設計・開発期間の短縮について＞
汎用ＩＣを用いた回路設計と比較すると２つの効果がある。
１汎用ＩＣを用いた設計では、論理設計が終了し回路図を作成した後にパターン設計に入る。
プログラマブルデバイスを用いる場合、デバイスに入る論理の見積りがしっかりできれば、パターン設計と論理設計（デバイスの中身の部分）をパラに進行できるので、設計時間の短縮につながる。
ただし、ＣＰＬＤやＦＰＧＡではピン指定をツールに任せた方が、そのデバイスの能力を十分に使える場合がある。つまりパターン設計者にプログラマブルデバイスのピン配置を任せると、デバイスの能力を削る結果になる場合があるので、注意が必要。
２プログラマブルデバイスを用いる場合、論理的なバグが発生してもデバイスのプログラムを変更するだけで済む場合がある。
汎用ＩＣだけの設計では、論理的なバグの修正＝パターン変更、となるので、修正には多くの時間と費用を費やすこととなる。
＜補足３：回路の高速化について＞
‘９８年現在ＳＰＬＤで最も高速なデバイスは遅延時間３．５ｎｓ（ｍａｘ）が存在する。これは単純な値の比較だけでなく、ＳＰＬＤ１段の論理で、ゲート２～３段分を実現できるケースもあることを考えると十分な高速性があるといえる。
余談になるが、ＳＰＬＤはＣＰＬＤやＦＰＧＡと比較すると集積度は劣るが、構成が単純な分、常に一歩高速なデバイスが手に入る。
上記の３．５ｎ品はＣＰＬＤではアナウンスはされているものの、現時点（９８年）での入手は出来ない。
＜補足４：在庫管理の簡素化について＞
汎用ＩＣのように全ての品種をそろえておく必要がない、ということ。
規模と速度で、いくつかの品種を在庫しておけばよい。
余談だが、後発のメーカーがリリースする新しいデバイスは、これまでにない特徴を持って発売されるので、機能的には魅力的なケースが多い。しかし、シェアを奪えないとリリースが中止となることもあるので、それなりのリスクがあることをユーザーは覚悟する必要がある。
［１５分］休憩
［１時間１５分］
テキスト３～１５ページ
- 受講者全員に、テキスト３～７ページの操作に従って、テキスト８ページのＡＢＥＬ－ＨＤＬのソースファイルを入力してもらう。
ここでは、ソースの説明は行わない。ツールとしてのＡＢＥＬの操作について、テキストに沿って実習してもらう。
（受講者の数が多い場合はソースを準備しておいた方が良いかも知れません。）
- テキスト９ページ、Compile Logicを実行し、エラーが発生した受講者にはソースの修正を行う。
テキスト９ページの各処理の内容を簡単に説明。
Reduced Equationsはファイルの中も簡単に説明する。
また、Reduced Equationsでは積和型に展開された論理圧縮後の式が確認出来るので、高級な記述も含め積和型以外の記述がどの様に実現されるのか、をデバイスを選定する前に確認できることを説明。
初心者はReduced Equationsをながめることで、論理式の勉強にもなるし、高級な記述が展開されるイメージをつかむこともできる。
- テキスト１０ページの各処理を簡単に説明。
Simulate Equations を受講者に実行してもらう。
特にEquation Simulation Report ではテキスト形式でソースの論理とテストベクターとの確認ができる。
また、Equation Simulation Waveform では波形の形で確認できる。（ＡＢＥＬはツールとしては波形をエディットする機能は持っていない。表示される波形は、入力信号についてはテストベクターに記述した値、出力信号についてはソースに記述した論理から得られた値、となる。また、ＡＢＥＬのシミュレーション機能は全て論理シミュレーションのみであり、波形でも遅延情報は得られない。ただし、２段以上の論理で出力が得られる回路構成の場合、段数が多いことにより発生する遅延については、波形表示で確認できる。）
Equation Simulation Waveform での波形表示の操作や、バス表示の操作についても、講師用のＰＣでデモを行い説明する。
- テキスト１１ページの操作を受講者に実行してもらう。
- テキスト１２ページ Create Fuse Map を受講者に実行してもらう。
Chip
Report について中を簡単に説明。
- テキスト１３ページを説明する。
- テキスト１４ページを説明する。
＜補足：ＰＬＤのプログラミングについて＞
このセミナーではＰＬＤライタを用いてＰＬＤのプログラミングを行うが、最近ＰＬＤライタを用いず、オンボード上でＰＣからのダウンロードによりプログラムを行うＩＳＰ（In
System Program）という手法が使われるようになってきている。
ＣＰＬＤでは現在もＩＳＰ対応のデバイスは多く、また今後リリースされる多くのデバイスがＩＳＰ対応になると予想される。
ＳＰＬＤでは現在Ｌａｔｔｉｃｅ社のispGAL22V10 、ispGAL22LV10がある。
- テキスト１５ページを説明する。
ＡＢＥＬのオペレーションについて質問を受け付ける。
（この実習で入力したＡＢＥＬ－ＨＤＬのソースについては、午後に説明を行う）
［１時間］休憩
［１時間１５分］
テキスト１６～１９ページ「例題１」、テキストを説明し下記を補足する。
- １６ページのプログラム
EQUATIONS以下の式はそれぞれ、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤに相当するもの。また、
!O2 = C ; は O2 = !C;
- !O3 = D0 & D1 ; は
- O3 = !(D0 & D1) ;
でも同じ。
各論理演算子の優先順位はブール代数での優先順位と同じ。
- １７ページ（２６行目）
ISTYPE 'COM' のCOMはコンビネーションのCOM。つまりコンビネーション出力（組み合わせ論理出力）であることを指定する。
後でレジスタ出力を指定するISTYPE 'REG'を紹介する。
- １８ページ（１３行目）
「＝ の右辺には入力信号名の他に、出力信号が内部の論理にフィードバックされている場合は出力信号名も書くことができます」について、ロジックダイヤグラムを用いて説明する。
- １８ページ（ TEST_VECTORS( ) ）
TEST_VECTORS( ) は ( )内に -> の左に入力信号（または入力のセット（後述））、 -> の右にその入力に対して期待される出力信号は出力のセット）並べ、信号・セットが複数の場合は [ ] でくくる。
テキストの通り省略可能だが、規模が大きくなるほどテストベクタの記述は大切。
- １９ページ
コメントを入れる場合は " か // を用いる。
" 以降改行または“までがコメントとなる。
// 以降改行までがコメントとなる。
テキスト１９ページ「練習問題１」、セミナー全体の時間の都合上、すぐにＲＳフリップフロップについて回答を行う。
- ＲＳフリップフロップの回答
まず、ゲートの組み合わせで作るＲＳフリップフロップ（例えば入門書に数多く登場するＮＡＮＤゲート２個をたすき掛けに接続したもの）は大規模なデバイスには通常使用しない。
今回はＳ－ＰＬＤがターゲットなので、紹介する。
ＮＡＮＤ２個で実現されるＲＳフリップフロップは、様々な形で記述出来るが、下記は１つの例。
Q = !S # Q & R ;
ＮＡＮＤ２個で実現されるＲＳフリップフロップの様に、Ｃ接点を持つスイッチのチャタリング除去には使用可能。（同期設計には邪魔になるだけなので使わないこと。）
テキスト２０～２７ページ「例題２－１」、テキストを説明し下記を補足。
- テキスト２１ページ
実際に半加算器と全加算器カスケードして作る３ｂｉｔ加算器の図を板書。
下位２ｂｉｔのキャリーが、加算の結果には不要であることや遅延時間が３段分になることを説明。
- テキスト２２ページ
新たに登場したＡＢＥＬ－ＨＤＬの予約語等については２３～２５ページに説明されているので、プログラムの概要だけ説明。
例題２－１のプログラムは３ｂｉｔの加算機を１段の積和型回路で実現するもの。
- テキスト２４ページ
加算や減算などの算術演算子について、実際に演算を行うのではなく、その結果を出力するＡＮＤとＯＲの論理回路を生成することを強調する。（プログラムしか経験のない人はこのあたりを勘違いすることが多い。）
- テキスト２５ページ（算術演算について）
セットに対して論理を合成できる算術演算子が ＋ と － だけであることについて補足すると・・
ＶＨＤＬでも必ず合成できる算術演算子は ＋ と － だけ。あとはコンパイラにとって乗算をサポートするものと、しないものがある（ＶＨＤＬはＩＥＥＥ１０７６規格とその上位互換のＩＥＥＥ１１６４があり、後者対応のコンパイラなら乗算を合成できることになっている）。
実際、乗算を行うアルゴリズムはいろいろあるようで、一番コンパクト（そのかわり一番遅い）のはシフトと加算を繰り返すもの。この場合レジスタを用意して外部からクロックをたたく必要があり、組み合わせ論理だけでは実現できない。クロックが必要な回路は順序回路だから、積和の論理式だけにはならないので、これが合成されないのは当たり前の話し。
ＶＨＤＬコンパイラで乗算を合成させると組み合わせ論理になるが、この場合少し規模は大きくなる。実際サイプレス社の専用ツールでは８×８ｂｉｔで結果が１６ｂｉｔになる乗算器が１２８マクロセルのＣＰＬＤで実現できた。そのかわり多くの中間ノードを生成し遅延は７段分。
また、１２×１２ｂｉｔで結果が２４ｂｉｔになる乗算器は２５６マクロセルのＣＰＬＤで１６段分の遅延で実現できる。
（もともとＶＨＤＬのコンパイラとＡＢＥＬを比較すること自体に無理 があるかもしれないが、）ともかくオートマチックでの乗算器の合成はＡＢＥＬには出来ない。
しかし、例えば乗算の回路にしろ、回路構成をきめてその通りの回路をデバイスに組み込むにはＡＢＥＬの方が使いやすいように思う。
また、[ I , J ] -> [ I+J ]; の記述は [@expr I;,@expr J;] -> [@expr
I+J;];
と記述する必要があったが、ＡＢＥＬ６では@expr ;は記述しても、記述しなくてもエラーにならない様なので、今回テキストや回答例で紹介するプログラムでは、テストベクタに@expr
;を用いていない。
テキスト２７～２９ページ、テキストを説明し下記を補足。
テキスト３０ページ「練習問題１」、これも時間の都合上、すぐに回答を行う。
- 講師用のパソコンでデモ。@carry 3 で圧縮後のファイルを確認すると、OT5 が２８積項必要であることがわかる。これではデバイスにフィットできない。
そこで@carry
2 で再度確認。最大でも１２積項になっていることが確認できる。
また Reduced Equations では OT6 の論理に@carry2がストレートに接続されるだけで無意味に@carry2生成されているが、これはデバイスにフィットさせると、ちゃんと消えてくれる（レポートファイルで確認する。
（なお、ＳＰＬＤでは積項数でパンクするとフィットできずエラーになるが、ＭＡＣＨ（ＶＡＮＴＩＳ社のＣＰＬＤ）で試したところ積項数が多いと勝手に中間ノードを生成しフィットさせてしまう）
［１５分］休憩
［１時間３０分］
テキスト３１～３７ページ「例題３」、テキストを説明し下記を補足。
- テキスト３１、３２ページ
.OE について、ＰＬＤのブロックダイヤグラムを用いて説明。
22V10などでは１積項だけのプログラマブルな信号になっていること。16V8や20V8では、コンビネーション出力では１積項だけのプログラマブルな信号だが、レジスタ出力にするとＯＥ端子は固定になること。
出力のセットO の論理式について、一行ごとに説明。
- テキスト３３、３４ページ
Oの論理式について、例題３－１と同じ形に展開されることを説明。
- テキスト３５～３７ページ
when文は、コンピュータのプログラム言語のIF文のような、処理の分岐ではないことを強調する。テキストに書いてあるとおり、when の次に入れる式とthen 以降の論理式の &（論理積）がとられた論理が生成され、
else も記述した場合にはwhen の次に入る式の否定と else 以降の論理式の &（論理積）がとられた論理が生成されることを、例題３－３の式を実際に展開して説明する。また、例題３－４についても同じ形に展開されることを説明。
（個人的な意見だが）例題３－３ではwhen文のネストを紹介したが、when文のネストは多用しない方が良いと思う。ネストにより、一見ソースがシンプルに見えるかも知れないが、そのソースが何を記述したかを追いかけ
るためには、when文の条件式の分配を頭の中で行うことが必要になり、一目で理解しづらくなるように思う。
１日目を通しての質問を受け付ける。
後片付けについての説明を行い、１日目を終了。
【第２日】
［１時間３０分］
１日目のおさらいを簡単に行い、質問を受け付ける。
テキスト３８ページ「練習問題３」
- 受講者全員に、テキストに従ってプロジェクトの作成とソースのインポートを行ってもらい、ソースを完成してもらう。
動作確認は各自シミュレーションのみで行う。
個別に指導を行い、適当な時間で回答を提示、解説する。
- 回答例には
- when (SELECT = = 0) then O = 0; の記述がないが、
- の項はブール代数の式から消えてしまうことから解るように、記述しても、記述しなくても同じになることも補足しておく。
練習問題３の下の真理値表の回答については、ハイインピーダンスの条件が２積項になるため、そのままではＳＰＬＤにフィットしないことを説明。
出力信号を１つ使った回答例をデモする。
テキスト３９～４０ページ「例題４」、テキストを説明し下記を補足。
- アドレスデコーダの考え方と４０ページのメモリマップでは上位４ｂｉｔの信号をデコードするだけで良いことを説明、レポートファイルなどで生成された論理も確認する。
- 通常（デバイスに余裕があれば、）単にアドレスのデコードだけでなく、コントロール回路の部分なども１チップに組み込むことを補足。
テキスト４１ページ「練習問題４」
- 受講者全員に、テキストに従ってプロジェクトの作成とソースのインポートを行ってもらい、ソースを完成してもらう。
８ｂｉｔのアドレスデコーダであること、各出力は負論理出力で組んでもらうこと（負論理でテストベクターを記述してあるため）を説明。
動作確認は各自シミュレーションのみで行う。
個別に指導を行い、適当な時間で回答を提示、解説する。
［１５分］休憩
［１時間１５分］
テキスト４２～４３ページ「例題５」、テキストを説明し下記を補足。
- 各信号とＣＰＵとの接続、Ａ７～Ａ４の上位４ｂｉｔのみのデコードを行っていること、アドレスが３０Ｈ～３ＦＨでこのポートがアクセスされること、などを説明。
テキスト４３ページ「練習問題５」
テキスト４４～４５ページ「例題６」、テキストを説明し下記を補足。
- ４５ページのソースで ON,OFF = 0,1; と、わざわざマクロを用いているのは、極性の変更に簡単に対応できるようにするため。
- ここまで紹介した、アッダーやデコーダの様に入出力にある程度法則性があるものは論理式記述が便利だが、この例のように入出力に法則性のない回路の記述には、 truth_table を用いた方がよい。
テキスト４６ページ「練習問題６」
- これは動作することがわかっているので、実習しない。３日目の設計実習の際、希望者がいれば個々におこなってもらう。
テキスト４７～４８ページ「例題７」、テキストを説明し下記を補足。
- 各信号とＣＰＵとの接続、Ａ７、Ａ６の上位２ｂｉｔのみのデコードを行っていること、アドレスが４０Ｈ～７ＦＨでこのポートがアクセスされること、などを説明。
［１時間］休憩
［１時間１５分］
テキスト４９ページ「練習問題７」
- これも問題の説明後、すぐに回答を解説する。
問題の説明には８４Ｃ０１５の出力サイクルのタイムチャートを板書して補足を行う。
回答としては、ｔｐｄ が１２ｎ以上だと ｔｈ が満足されなくなるので、４９ページに紹介したデバイスでは22V10B-15と-25は使えない、ということ。
- 回答は上記の通りだが、４９ページに紹介した各ＡＣ特性は大切なので、各々について説明を行う。
特にこの後でシフトレジスタやカウンタについて紹介するが、その動作周波数が ｆｍａｘ１ ｆｍａｘ２ のスペックで、ｆｍａｘ１ は出力ピンからフィードバックを行った場合、ｆｍａｘ２ はレジスタから直にフィードバックを行った場合のスペックになる（ブロックダイヤグラムも用いて説明）。通常はレジスタフィードバックにするので、ｆｍａｘ２ を見る。また、ｆｍａｘ３ はフィードバックを用いない条件になっているので、シフトレジスタやカウンタを構成した場合はこれは見ない。
テキスト５０～５２ページ「例題８」、テキストを説明し下記を補足。
- ５０ページ
シフトレジスタの基本的な構成を板書。動作を説明する。
板書の回路と比較しながら、５０ページのソースを解説。
２２Ｖ１０へのフィットをデモし、レポートファイルを説明。レポートファイルを読むために必要なドット拡張子について補足する。
.D はＤＦＦの入力を示す。
.C は .CLK と同じ。
.Q は レジスタからのフィードバック信号。
.PIN （このレポートファイルにはないが・・）は端子からのフィードバック信号。 .Q と .PIN についてＰＬＤのブロックダイヤグラムで説明。
.Q を明示する場合は、.FB（または.Q）を、.PINを明示する場合PINをソースに記述すれば良い。
なお、以降テキストで紹介するQフィードバックを明示するために、右辺FBを記述していないが、ＡＢＥＬのバージョン6.2以前では.FBを記述しないとPINフィードバックを選択していた。
6.4以降は.FBをソースに記述しなくてもQフィードバックを選択してくれる。（6.3では未確認）
- ５１、５２ページ
Reset が０（Ｌｏｗ）の時にクロックが入ったら出力を全て０にするという論理を記述する件、補足しておく。
テキスト５３ページ「練習問題８」
テキスト５４～５５ページ「例題９」、テキストを説明し下記を補足。
［１５分］休憩
［１時間３０分］
テキスト５６ページ「練習問題９」
テキスト５７～５９ページ「例題１０」、テキストを説明し下記を補足。
- ５７ページ
論理式で同期リセットを行う方法についてはここまで学んだ通り。
論理式でつくる汎用的な同期プリセットの記述は、プリセット信号の項をＯＲで追加すればよいことを説明。
２２Ｖ１０の非同期リセットと同期プリセットについてはブロックダイヤグラムを用いて説明。
- ５８ページ
例題１０－２と例題１０－３の動作を波形（シミュレーション）で説明。
テキスト５９ページ「練習問題１０」
回答を提示して、説明。
２日目を通しての質問を受け付ける。
後片付けについての説明を行い、２日目を終了。
【第３日】
［１時間３０分］
２日目のおさらいを簡単に行い、質問を受け付ける。
テキスト６０～６６ページ「例題１１」、テキストを説明し下記を補足。
- ６０～６２ページ
ソースから２２Ｖ１０へフィット後、レポートファイルによってステートビットと出力の論理について確認の説明を行う。
- ６３、６４ページ
同様にレポートファイルによってステートの遷移の条件を確認する。
- ６５、６６ページ
レポートファイルを確認し、誤動作によって設定していないステートに陥っても、STARTステートから必ず復帰するようになっていることを説明。
テキスト６７ページ「練習問題１１」
- 回答は、各例題の宣言部のビットパターンを変更するのみ。
実習は行わず、すぐに回答する。
- ステートマシンのまとめとして、ステートビットの割り当て方法（バイナリ、グレイ・コード、ワンホット、ジョンソン）について簡単に説明する。
テキスト６８～７０ページ「例題１２」
- ＰＬＤの設計にはあまり重要な内容ではないため、文法的な説明のみを簡単に行う。
［１５分］休憩
［１時間１５分］
テキスト７１～７４ページ「設計実習」
- ７１ページ
ブロック図に従って、教材の概要を説明。
- ７４ページ
回路図を説明。ＩＣ１が７２ページで紹介される、ＧＡＴＥ、ＨＯＬＤ、ＳＩＧの各信号を作っていること、ＩＣ２は今回の実習では使用しないこと、などを説明。
特に、ＩＣ６、ＩＣ４は各自プログラムしボードに実装して動作確認するので、ピン配置と各信号の意味、ＩＣの機能について詳細に説明する。
また、ＩＣ６はここまで紹介した、４ビット出力の例題や練習問題（ＢＣＤカウンタなど）について、これに差し替えることで実際に動作確認ができることを説明。
- ７２ページ
ＧＡＴＥ、ＨＯＬＤ、ＳＩＧの各信号はクロックに完全に同期していること（従って設計するＰＬＤ側で同期化する必要のないこと）、特にＳＩＧは被測定信号（＝ファンクションジェネレータの出力信号）のＯＮエッジを検出するクロック１パルス分の微分信号であることを説明。
クロックの設定は１０Ｍまたは２０ＭＨｚとすること（例題や練習問題の動作確認には２Ｈｚとすること）を説明。
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設計実習１のヒントとして、カウントアップ用と出力用（７ｓｅｇ表示用）のレジスタは別にすること、カウントアップ用のレジスタの値をＨＯＬＤ＝Ｈの条件で出力用のレジスタにラッチさせること、カウントアップ用のレジスタはＧＡＴＥ＝ＨかつＳＩＧ＝Ｌのときカウントアップ、ＧＡＴＥ＝ＨかつＳＩＧ＝Ｈで保持、ＧＡＴＥ＝Ｌで０、と動作すること、キャリーはカウントアップ用のレジスタが９の時にＨとなること、などを補足。
設計実習２のヒントとして、ＩＣ４は２桁目なので、カウントアップの条件に下位桁からのキャリー入力（CI １２番ピン）を見る必要があること、上位桁へのキャリー出力は、下位桁からのキャリー入力（CI １２番ピン）がアクティブであることも条件に加える必要があること、などを補足。
ＥＰ９１０のブロックダイヤグラムを提示して、ＥＰ９１０の機能を説明。
（なお、アルテラは紫外線消去型のデバイスであるClassicシリーズとMAX5000シリーズは生産中止をアナウンスしているので、新規設計では絶対に用いないこと。）
今回はソースの雛形は準備していないので、プロジェクトやソースは新たに作成すること、また、今回はプログラミングしたＰＬＤをすぐにボードに実装して動作確認できるので、テストベクターによるシミュレーションは面倒であればやらなくてもよいこと、ＪＥＤＥＣファイルが生成できた場合は講師に声をかけること（プログラマの使用方法については、ＪＥＤＥＣファイルができた受講生から順に個々に説明する）、ファンクションジェネレータの取り扱い方法、動作確認の際、（ＨＰ３３１２Ａ）ファンクションジェネレータのダイヤルの読みと、教材の表示している周波数に１割程度の差が出るが、教材の表示値の方が実は正確であること（オシロで確認できる）、従って動作確認の際は、“各桁が正常な動作をしているか”を確認すれば
よいこと、などを説明。
午後は大半を実習の時間とするが、課題の内容以外でも自由に取り組んでかまわないことを説明。
［１時間］休憩
［１時間１５分］
設計実習１、設計実習２の実習時間。
重い課題なので個別指導を徹底して行う。
（特に初心者では、２つの課題は時間内に終了することは難しいので、設計実習１だけでも動作確認できるよう、指導する）
［１５分］休憩
［１時間］
引き続き、設計実習１、設計実習２の実習時間。
［３０分］
設計実習１、設計実習２の回答。
設計実習２については、回答例として提示したソース以外に、７ＳＥＧへの出力信号をレジスタ出力にして、ＢＣＤ４ｂｉｔ分を節約することも可能であることを補足。
３日間を通しての質問を受け付ける。
アンケートのお願いと修了書の配布。
後片付けについての説明を行い、終了。
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